Crystal Divider

📐 工作原理与说明

晶振分频与 PLL 倍频计算
整数分频：输出频率 = 晶振频率 / N（N≥1）；周期 T = 1/f
PLL：VCO 频率 = 晶振 / 预分频 × 倍频系数；输出 = VCO / 输出分频
目标频率匹配：理论分频比 = 晶振/目标，取整 N=round(理论比)，误差 = |晶振/N − 目标|/目标×100%

Key formulas: Math.round(tgt÷xr); Math.round(ratio)

⏱️ 示例场景（一键填充常见工程案例）：

晶振频率

单位

分频系数 N

—

输出频率

📚 深度解析：晶振分频计算

💡 常见使用场景

MCU 时钟：8MHz 晶振 + PLL 6 倍频 = 48MHz 主时钟。
FPGA：100MHz 时钟 1/2/4 分频给不同模块。
音频采样：12.288MHz ÷ 256 = 48kHz。
通信系统：PLL 把低频参考倍频到射频载波。

8MHz→48MHz 倍频

分频系数=48/8=6；PLL 设 M=6，N=1，输出 48MHz。

❓ 常见问题（FAQ）

整数分频与小数分频？: 整数分频简单但分辨率粗（如 1MHz 步进）；小数分频（N.M）可任意频率但有杂散。本工具为电子电路基础辅助计算，结果仅供电路设计与教学参考，不替代正式 PCB 设计、电磁兼容与产品可靠性要求。
PLL 锁定时间？: 环路带宽与滤波器决定；典型 100μs~10ms；快速锁定牺牲相位噪声。本工具为电子电路基础辅助计算，结果仅供电路设计与教学参考，不替代正式 PCB 设计、电磁兼容与产品可靠性要求。
为何参考频率选晶振？: 晶振频率稳定度 10⁻⁶~10⁻⁹，PLL 输出继承参考稳定度；RC 振荡器稳定度差。本工具为电子电路基础辅助计算，结果仅供电路设计与教学参考，不替代正式 PCB 设计、电磁兼容与产品可靠性要求。

Item	Formula / Note	Source / Standard
Frequency division	f_out = f_clk/N	Digital counter/flip-flop theory
Crystal reference	Quartz stability 10⁻⁵–10⁻⁷	IEC 60122 quartz resonators

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常用晶振参考

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💡 常见使用场景

❓ 常见问题（FAQ）

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